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基于FPGA器件實現數字下變頻器電路的設計

2020年07月20日 17:26 ? 次閱讀

數字化中頻(DIF)頻譜分析儀在高中頻實現數字化處理,具有分析帶寬大、RBW小、測量時長短,可對復雜信號實施時—頻分析的功能,因而得到越來越廣泛的應用。但由于現有的數字信號處理器(DSP)處理速度有限,往往難以對高速率A/D采樣得到的數字信號直接進行實時處理。為了解決這一矛盾,需要采用數字下變頻(DDC)技術,將采樣得到的高速率信號變成低速率基帶信號,以便進一步的分析處理。用現場可編程陣列(FPGA)來設計數字下變頻器有許多好處:FPGA在硬件上具有很強的穩定性和極高的運算速度,在軟件上具有可編程的特點,可以根據不同的系統要求,采用不同的結構來完成相應的功能,具有很強的靈活性,便于進行系統功能擴展和性能升級。

數字下變頻

數字下變頻的主要目的是經過數字混頻將A/D轉換輸出的中頻信號搬移至基帶,然后通過抽取,濾波完成信道提取的任務。因此,數字下變頻器由本地振蕩器(NCO)、混頻器、抽取濾波器和低通濾波器組成,如圖1所示。

圖1 數字下變頻原理圖

A/D變換后的信號分成兩個信號,一個信號乘以正弦序列(同相分量),下變頻至零中心頻率上,通過抽取濾波器、整形低通FIR濾波形成與原信號相位相同的信號;另一路信號乘以經過90度相移的正弦序列(正交分量),同樣是下變頻至零中心頻率上,再通過相同的抽取濾波器、整形低通FIR濾波器,形成與原信號正交的信號。這樣,DDC輸出的低速率、零中頻的正交的兩路信號送往DSP等數字信號處理器進行后續的數字處理。

DDC的FPGA

以某中頻數字化接收機為例來說明如何實現基于FPGA的數字下變頻器。輸入信號為中頻26MHz,帶寬500KHz的調頻信號,該信號經過A/D變換之后送到DDC(A/D采樣精度為8位,采樣率20MHz),要求DDC將其變換為數字正交基帶信號,并實現10倍抽取,即輸出給基帶處理器的數據速率為2MSPS,最后再經過16階FIR濾波器進行信號整形。

NCO的實現

NCO采用直接數字合成(DDS)的方法實現,目前常見的技術有查表法和CORDIC計算法,本設計采用查表法來實現NCO,其原理圖如圖2所示。

圖2 NCO原理圖

32位累加器由一個32位的加法器和一個32位寄存器組成,在時鐘的作用下,加法器通過寄存器將輸出數據送入到加法器的一個輸入端,與32位的頻率控制字進行相加運算,得到一個有規律的相位累加結果。由于正弦值在一個周期內取有限個采樣值,大于2pi部分的正弦值只是這有限數值的重復出現,因此,當累加結果大于FFFFFFFFH是,不需產生進位,而是重新從00000000H開始累加。為了減小ROM的容量,根據相位截斷技術,取累加器輸出的高10位作為查表地址,但是這種實現方式,在降低成本的同時,也引入了雜散分量,影響了NCO的純度。正弦值ROM中存儲的是預先計算好的正弦波幅值,利用正弦波的對稱特性,只需存儲四分之一周期的幅值,再通過相應的轉換即可恢復出整個周期的幅值。同時,由于余弦波和正弦波相位差為pi/2,可以很容易的實現余弦信號。其關鍵部分的VHDL代碼如下:

process

begin

wait until clk=’1’;

if add(8)=’0’ then

address《=add(7 downto 0);

else

address《=”11111111”-add(7 downto 0);

end if;

if add(9)=’0’ then

qou(7)《=’0’;

qou(6 downto 0)《=q;

else

qou(7)《=’1’;

qou(6 downto 0)《= ”1111111”-q;

end if;

end process;

抽取濾波器的實現

CIC積分梳狀濾波器是實現高速抽取非常有效的單元。CIC濾波器的系統函數為:

式中D即為CIC濾波器梳狀部分的延遲,濾波器系數都為1。從上式可以看出CIC濾波器的實現非常簡單,只有加減運算,沒有乘法運算,FPGA實現時可達到很高的處理速率。但是,單級CIC濾波器的旁瓣電平只比主瓣低13.46dB,這就意味著阻帶衰減很差,一般是難以滿足實用要求的。為了降低旁瓣電平,可以采取多級CIC濾波器級聯的辦法解決。在CIC濾波器的實現過程中,需要給內部寄存器提供足夠的位寬,其計算公式為:

其中N為級數,M為延遲,R為抽取倍數。

本設計中,CIC濾波器需要完成10倍的抽取,采用4級級聯來實現,由于輸入、輸出數據均為8bit,故內部寄存器所需的最大位寬為,旁瓣容限可達到4×13.46=43.44dB。

CIC濾波器實現的關鍵是抽取器的分頻設計,其VHDL代碼如下:

signal count : integer range 0 to 9;

signal clk2 : std_logic;

if (count=9) then --抽取器分頻實現

clk2《=’1’;

else

clk2《=’0’;

end if;

comb : process --抽取器代碼

begin

wait unTIl clk2=’1’;

i3d1《=c0;

…………

c4《=c3/2-c3d1;

end process comb;

低通濾波器的實現:

數字下變頻器的最后一個模塊是低通FIR濾波器,主要用來對信號進行整形濾波,消除信號中存在的噪聲。本設計采用并行結構的FIR濾波器,由2個8階濾波器級聯實現16階的濾波器,由預相加模塊、查找表模塊和移位相加模塊組成,結構圖如圖3、4所示。

這種結構的濾波器結構簡單、易于實現,很容易擴展成高階濾波器。首先通過MATLAB中的FirDesignTool工具得到濾波器的系數圖表(表1)。利用線性FIR濾波器抽頭系數的對稱性,通過加法器將對稱的系數進行預相加,從而降低硬件規模。根據分布式算法原理,通過將抽頭系數的所有可能組合固化在ROM中,利用查找表來代替乘法器。利用預相加模塊產生的地址來查找ROM表,并將相應的數值進行移位相加,從而得出正確的結果。

表1 16階FIR濾波器系數

DDC系統的實現

利用上述的各個模塊,可得到DDC系統的實現結構圖如圖6所示。

整個系統在Cyclone系列芯片EP1C6Q240C8上實現,其FPGA綜合結果圖7所示。

時序測試圖(圖8)中,黃色為系統時鐘波形,綠色為NCO產生的正弦波時序波形,藍色為抽取濾波器輸出的時序波形,粉紅色為FIR濾波器輸出時序波形。從示波器顯示的時序圖可以看出抽取濾波器輸出波形的延時最大,大約為14ns左右,這和軟件仿真的結果比較吻合,仿真中抽取濾波器輸出的延時為16.47ns。故抽取濾波器是制約系統時鐘速率提高的關鍵因素。

結語

本文介紹了一種應用于數字化中頻頻譜分析儀的數字下變頻電路,整個電路基于FPGA實現,結構簡單,易于編程實現。

責任編輯:gt

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發表于 2020-07-14 17:19? 118次閱讀
FPGA預計是數據中心加速器市場中年均增長率最高...

基于XILINX的V5系列FPGA實現數據通信平...

傳統的數據鏈存在著誤碼率高、衰落大、干擾嚴重等問題,即使采用高效的信息壓縮編碼技術仍難以滿足高光譜、....
發表于 2020-07-14 17:04? 153次閱讀
基于XILINX的V5系列FPGA實現數據通信平...

安路科技實現全流程軟件工具開發,把算法用最短時間...

安路科技一直關注智能物聯網的應用,從“智能”和發展的眼光看待這些海量應用。從高科技產業過往的發展軌跡....
發表于 2020-07-14 16:56? 197次閱讀
安路科技實現全流程軟件工具開發,把算法用最短時間...

帶你了解變頻器反相放大器電路檢測

民熔變頻器是應用變頻技術與微電子技術,通過改變電機工作電源頻率方式來控制交流電動機的電力控制設備。故....
發表于 2020-07-14 16:37? 214次閱讀
帶你了解變頻器反相放大器電路檢測

萊迪思的Lattice Propel開發工具進一...

低功耗FPGA大廠萊迪思半導體(Lattice Semiconductor)近日推出全新FPGA軟件....
發表于 2020-07-14 16:36? 78次閱讀
萊迪思的Lattice Propel開發工具進一...

采用LabVIEW FPGA的數據傳輸技術可確保...

西安某汽車電子有限公司生產的XLM油泵支架產 品功能測試臺設計中,有一項針對高度阻值(TSG)的 功....
發表于 2020-07-14 16:36? 47次閱讀
采用LabVIEW FPGA的數據傳輸技術可確保...

FPGA系統設計如何入門

目前數字電路系統設計領域公認的基礎性技術分別是CPU、DSP和FPGA。其中FPGA技術發展迅速,正....
發表于 2020-07-14 14:09? 146次閱讀
FPGA系統設計如何入門
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