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驅動器源極引腳是如何降低開關損耗

2020年07月17日 17:47 ? 次閱讀

請您介紹一下驅動器源極引腳是如何降低開關損耗的。首先,能否請您對使用了驅動器源極引腳的電路及其工作進行說明?

Figure 4是具有驅動器源極引腳的MOSFET的驅動電路示例。它與以往驅動電路(Figure 2)之間的區別只在于驅動電路的返回線是連接到驅動器源極引腳這點。請看與您之前看到的Figure 2之間的比較。

驅動器源極引腳是如何降低開關損耗

從電路圖中可以一目了然地看出,包括VG在內的驅動電路中不包含LSOURCE,因此完全不受開關工作時的ID變化帶來的VLSOURCE的影響。

如果用公式來表示施加到內部芯片的電壓VGS_INT的話,就是公式(2)。當然,計算公式中沒有3引腳封裝的公式(1)中存在的LSOURCE相關的項。所以,4引腳封裝MOSFET的VGS_INT僅受RG_EXT和IG引起的電壓降VRG_EXT的影響,而且由于RG_EXT是外置電阻,因此也可調。下面同時列出公式(1)用以比較。

-能給我們看一下比較數據嗎?

這里有雙脈沖測試的比較數據。這是為了將以往產品和具有驅動器源極引腳的SiC MOSFET的開關工作進行比較,而在Figure 5所示的電路條件下使Low Side(LS)的MOSFET開關的雙脈沖測試結果。High Side(HS)是將RG_EXT連接于源極引腳或驅動器源極引腳,并僅使用體二極管換流工作的電路。

Figure 6是導通時的漏極-源極間電壓VDS和漏極電流ID的波形。這是驅動條件為RG_EXT=10Ω、VDS=800V,ID約為50A時的波形。

紅色曲線的TO-247-4L為4引腳封裝,藍色的TO-247N為以往的3引腳封裝,其中的SiC MOSFET芯片是相同的。

我們先來比較一下虛線ID的波形。與藍色的3引腳封裝品的波形相比,紅色的4引腳封裝的ID上升更快,達到50A所需的時間當然也就更短。

雖然VDS的下降時間本身并沒有很大的差別,但柵極信號輸入后的開關速度明顯變快。

-就像您前面說明的,區別只在于4引腳封裝通過設置驅動器源極引腳,消除了LSOURCE的影響,因此它們的開關特性區別只在于LSOURCE的有無所帶來的影響?可不可以這樣理解?

基本上是這樣。當然,也有一些應該詳細查考的事項,但如果從柵極驅動電路中消除了LSOURCE的影響,則根據Figure 4中說明的原理,開關速度將變快。關于關斷,雖然不像導通那樣區別顯著,但速度同樣也會變快。

-這就意味著開關損耗得到了大幅改善。

這里有導通和關斷相關的開關損耗比較數據。

在導通數據中,原本2,742μJ的開關損耗變為1,690μJ,損耗減少了約38%。在關斷數據中也從2,039μJ降至1,462μJ,損耗減少了約30%。

-明白了。最后請你總結一下,謝謝。

SiC MOSFET具有超低導通電阻和高速開關的特點,還具有可進一步縮小電路規模、提高相同尺寸的功率、以及因降低損耗而提高效率并減少發熱量等諸多優點。

另一方面,關于在大功率開關電路中的功率元器件的安裝,由于必須考慮寄生電感等寄生分量的影響,如果開關電流速度明顯提高,那么其影響也會更大。這不僅僅是實裝電路板級別的問題,同時也是元器件封裝級別的課題。

此次之所以在最新一代SiC MOSFET中采用4引腳封裝,也是基于這樣的背景,旨在在使用了SiC功率元器件的應用中,進一步降低損耗。

這里有一個注意事項,或者說是為了有效使用4引腳封裝產品而需要探討的事項。前面提到了通過消除封裝電感LSOURCE的影響可提高開關速度并大大改善開關損耗。這雖然是事實,但考慮到穩定性和整個電路工作時,伴隨著開關速度的提高,也產生了一些需要探討的問題。就像“權衡(Trade-off)”一詞所表達的,電路的優先事項一定需要用最大公約數來實現優化。

對此,將在Tech Web的基礎知識“SiC功率元器件”中進行解說。另外,您還可以通過ROHM官網下載并使用本次議題的基礎,即Application Note“利用驅動器源極引腳改善開關損耗(PDF)”。

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